Epitaxy Engineer（epitaxy）

今天给各位分享epitaxy的知识，其中也会对Epitaxy Engineer进行解释，如果能碰巧解决你现在面临的问题，别忘了关注本站，现在开始吧！

本文目录一览：

• 1、半导体是谁发明的?
• 2、外延片如何翻译
• 3、半导体行业中衬底 外延片 晶圆片 分别是什么关系？
• 4、什么是liquid phase epitaxy效应
• 5、半导体外延生长有哪些方式

半导体是谁发明的?

法拉第发现的，不是发明。

1833年，英国科学家电子学之父法拉第最先发现硫化银的电阻随着温度的变化情况不同于一般金属，一般情况下，金属的电阻随温度升高而增加，但法拉第发现硫化银材料的电阻是随着温度的上升而降低。这是半导体现象的首次发现。

不久，1839年法国的贝克莱尔发现半导体和电解质接触形成的结，在光照下会产生一个电压，这就是后来人们熟知的光生伏特效应，这是被发现的半导体的第二个特性。

扩展资料：

半导体的应用：

最早的实用“半导体”是「电晶体（Transistor）/二极体（Diode）」。

1、在无线电收音机（Radio）及电视机（Television）中，作为“讯号放大器/整流器”用。

2、发展「太阳能（Solar Power）」，也用在「光电池（Solar Cell）」中。

3、半导体可以用来测量温度，测温范围可以达到生产、生活、医疗卫生、科研教学等应用的70%的领域，有较高的准确度和稳定性，分辨率可达0.1℃，甚至达到0.01℃也不是不可能，线性度0.2%，测温范围-100~+300℃，是性价比极高的一种测温元件。

4、半导体致冷器的发展, 它也叫热电致冷器或温差致冷器, 它采用了帕尔贴效应.

参考资料来源：参考资料来源——半导体

外延片如何翻译

叫wafer~~如果在上面做了图形的单科芯片我们叫chip~~整片芯片叫chip on wafer简称cow片

半导体行业中衬底 外延片 晶圆片 分别是什么关系？

衬底与外延片晶圆片的关系：

晶圆制备包括衬底制备和外延工艺两大环节。 

衬底（substrate）是由半导体单晶材料制造而成的晶圆片，衬底可以直接进入晶圆制造环节生产半导体器件，也可以进行外延工艺加工生产外延片。 

外延（epitaxy）是指在单晶衬底上生长一层新单晶的过程，新单晶可以与衬底为同一材料，也可以是不同材料。

外延是半导体工艺当中的一种。在bipolar工艺中，硅片最底层是P型衬底硅（有的加点埋层）；然后在衬底上生长一层单晶硅，这层单晶硅称为外延层。

再后来在外延层上注入基区、发射区等等。最后基本形成纵向NPN管结构：外延层在其中是集电区，外延上面有基区和发射区。外延片就是在衬底上做好外延层的硅片。因有些厂只做外延之后的工艺生产，所以他们买别人做好外延工艺的外延片来接着做后续工艺。

产品简介：

半导体制造商主要用抛光Si片（PW）和外延Si片作为IC的原材料。20世纪80年代早期开始使用外延片，它具有标准PW所不具有的某些电学特性并消除了许多在晶体生长和其后的晶片加工中所引入的表面/近表面缺陷。

历史上，外延片是由Si片制造商生产并自用，在IC中用量不大，它需要在单晶Si片表面上沉积一薄的单晶Si层。一般外延层的厚度为2～20μm，而衬底Si厚度为610μm（150mm直径片和725μm（200mm片）。

什么是liquid phase epitaxy效应

liquid phase epitaxy 液相外延

液相外延【liquid phase epitaxy】 由溶液中析出固相物质并沉积在衬底上生成单晶薄层的方法.液相外延由尼尔松于1963年发明,成为化合物半导体单晶薄层的主要生长方法,被广泛的用于电子器件的生产上.薄层材料和衬底材料相同的称为同质外延,反之称为异质外延.液相外延可分为倾斜法、垂直法和滑舟法三种,其中倾斜法是在生长开始前,使石英管内的石英容器向某一方向倾斜,并将溶液和衬底分别放在容器内的两端；垂直法是在生长开始前,将溶液放在石墨坩锅中,而将衬底放在位于溶液上方的衬底架上；滑舟法是指外延生长过程在具有多个溶液槽的滑动石墨舟内进行.在外延生长过程中,可以通过四种方法进行溶液冷却：平衡法、突冷法、过冷法和两相法.

与其他外延方法相比；它具有如下的优点：1）生长设备比较简单,；2）有较高的生长速率；3）掺杂剂选择范围广；4）晶体完整性好,外延层位错密度较衬底低；5）晶体纯度高,生长系统中没有剧毒和强腐蚀性的原料及产物,操作安全、简便等.

LPE的不足在于,当外延层与衬底晶格常数差大于1%时,不能进行很好的生长.其次,由于分凝系数的不同,除生长很薄的外延层外,在生长方向上控制掺杂和多元化合物组合均匀性遇到困难.再者LPE的外延层表面一般不如气相外延好.

半导体外延生长有哪些方式

外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或SiC/Si等)；同样实现外延生长也有很多方法，包括分子束外延(MBE)，超高真空化学气相沉积(UHV/CVD)，常压及减压外延(ATM RP Epi)等等。本文仅介绍广泛应用于半导体集成电路生产中衬底为硅材料的硅(Si)和锗硅(SiGe)外延工艺。

根据生长方法可以将外延工艺分为两大类(表1)：全外延(Blanket Epi)和选择性外延(Selective Epi, 简称SEG)。工艺气体中常用三种含硅气体源：硅烷(SiH4)，二氯硅烷(SiH2Cl2, 简称DCS) 和三氯硅烷(SiHCl3, 简称TCS)；某些特殊外延工艺中还要用到含Ge和C的气体锗烷(GeH4)和甲基硅烷(SiH3CH3)；选择性外延工艺中还需要用到刻蚀性气体氯化氢(HCl)，反应中的载气一般选用氢气(H2)。

外延选择性的实现一般通过调节外延沉积和原位(in-situ)刻蚀的相对速率大小来实现，所用气体一般为含氯(Cl)的硅源气体DCS，利用反应中Cl原子在硅表面的吸附小于氧化物或者氮化物来实现外延生长的选择性；由于SiH4不含Cl原子而且活化能低，一般仅应用于低温全外延工艺；而另外一种常用硅源TCS蒸气压低，在常温下呈液态，需要通过H2鼓泡来导入反应腔，但价格相对便宜，常利用其快速的生长率（可达到5 um/min）来生长比较厚的硅外延层，这在硅外延片生产中得到了广泛的应用。IV族元素中Ge的晶格常数(5.646A与Si的晶格常数(5.431A差别最小，这使得SiGe与Si工艺易集成。在单晶Si中引入Ge形成的SiGe单晶层可以降低带隙宽度，增大晶体管的特征截止频率fT(cut-off frequency)，这使得它在无线及光通信高频器件方面应用十分广泛；另外在先进的CMOS集成电路工艺中还会利用Ge跟Si的晶格常数失配(4%)引入的晶格应力来提高电子或者空穴的迁移率(mobility)，从而增大器件的工作饱和电流以及响应速度，这正成为各国半导体集成电路工艺研究中的热点。由于本征硅的导电性能很差，其电阻率一般在200ohm-cm以上，通常在外延生长的同时还需要掺入杂质气体(dopant)来满足一定的器件电学性能。杂质气体可以分为N型和P型两类：常用N型杂质气体包括磷烷(PH3)和砷烷(AsH3)，而P型则主要是硼烷(B2H6)。

硅及锗硅外延工艺在现代集成电路制造中应用十分广泛，概括起来主要包括：

1．硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延层以防止器件的闩锁（latch up）效应。

2．异质结双极晶体管（Hetero-junction Bipolar Transistor,简称HBT)基区(base)异质结SiGe外延(图1)：其原理是在基区掺入Ge组分，通过减小能带宽度,从而使基区少子从发射区到基区跨越的势垒高度降低，从而提高发射效率γ, 因而，很大程度上提高了电流放大系数β。在满足一定的放大系数的前提下，基区可以重掺杂，并且可以做得较薄，这样就减少了载流子的基区渡越时间，从而提高器件的截止频率fT (Cut-Off Frequency)，这正是异质结在超高速，超高频器件中的优势所在。

3．CMOS源(source)漏(drain)区选择性Si/SiGe外延：进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减小，源漏极的结深越来越浅，需要采用选择性外延技术 (SEG)以增厚源漏极(elevated source/drain)来作为后续硅化(silicide)反应的牺牲层(sacrificial layer) (图2)，从而降低串联电阻，有报道称这项技术导致了饱和电流(Idsat)有15％的增加。

而对于正在研发中的65/45nm技术工艺，有人采用对PMOS源漏极刻蚀后外延SiGe层来引入对沟道的压应力(compressive stress) (图3)，以提高空穴(hole)的迁移率(mobility)，据报道称实现了饱和电流(Idsat)35％的增加。

应变硅(strain silicon)外延：在松弛(relaxed)的SiGe层上面外延一层单晶Si，由于Si跟SiGe晶格常数失配而导致Si单晶层受到下面SiGe层的拉伸应力(tensile stress)而使得电子的迁移率(mobility)得到提升(图4)，这就使得NMOS在保持器件尺寸不变的情况下饱和电流(Idsat)得到增大，而Idsat的增大意味着器件响应速度的提高，这项技术正成为各国研究热点。

一般而言，一项完整的外延工艺包括3个环节：

首先，根据需要实现的工艺结果对硅片进行预处理，包括去除表面的自然氧化层及硅片表面的杂质，对于重搀杂衬底硅片则必须考虑是否需要背封(backseal)以减少后续外延生长过程中的自搀杂。

然后在外延工艺过程中需要对程式进行优化，如今先进的外延设备一般为单片反应腔，能在100秒之内将硅片加热到1100℃以上，利用先进的温度探测装置能将工艺温度偏差控制在2度以内，反应气体则可通过质量流量计(MFC)来使得流量得到精准控制。在进行外延沉积之前一般都需要H2烘烤(bake)这一步，其目的在于原位(in-situ)去除硅片表面的自然氧化层和其他杂质，为后续的外延沉积准备出洁净的硅表面状态。

最后在外延工艺完成以后需要对性能指标进行评估，简单的性能指标包括外延层厚度和电特性参数, 片内厚度及电特性均匀度(uniformity)，片与片间的重复性(repeatability)，杂质颗粒(particle)数目以及污染(contamination)

；在工业生产中经常要求片内膜厚及电性的均匀度1.5%(1σ)，对硅片厂家来说经常还要考查外延层的扩展电阻率曲线(SRP)以确定是否有污染存在及污染物杂质的量。特别地，对于SiGe工艺我们经常还需要测量Ge的含量及其深度分布，对于有搀杂的工艺我们还需要知道搀杂原子的含量及深度分布。另外晶格缺陷(defect)也是我们必须考虑的问题，一般而言，常常出现的有四种缺陷，包括薄雾(haze)，滑移线(slip line), 堆跺层错(stacking fault) 和穿刺(spike)，这些缺陷的存在对器件性能有很大影响，可以导致器件漏电流增大甚至器件完全失效而成为致命缺陷(killer effect)。一般来讲消除这些缺陷的办法是检查反应腔体漏率是否足够低(1mTorr/min)，片内工艺温度分布是否均匀，承载硅片的基座或准备的硅片表面是否洁净、平坦等。

经过外延层性能指标检测以后我们还需要对外延工艺进一步优化，以满足特定器件的工艺要求。

硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延层以防止器件的闩锁（latch up）效应。

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